Компьютер-Информ || Архив || Рубрики || Поиск || Подписка || Работа || О "КИ" || Карта

SLDRAM: архитектура и функционирование

Материал любезно предоставлен сайтом iXBT.com

В виду того, что новые технологии в области оперативной памяти в последнее время начали развиваться быстрыми темпами, думается, пришло время познакомиться с альтернативной DRDRAM (Direct Rambus DRAM) архитектурой динамической памяти SLDRAM (SyncLink DRAM), работать над которой начали еще в начале 1995 г. Даже сейчас (по прошествии почти 7 лет) SLDRAM не является массовым коммерческим продуктом и до сих пор находится в стадии доработки и отладки. Более того: идея SLDRAM чуть ли не целиком портирована в архитектуру нового поколения DDRII. Поскольку обзоров и статей, посвященных SLDRAM, крайне мало, то было бы несправедливо обойти стороной эту уникальнейшую во всех отношениях технологию и не познакомиться с ней подробнее. Весь последующий весьма объемный материал довольно детально и на достаточно высоком уровне описывает данную архитектуру. Таким образом, делается попытка собрать, упорядочить и систематизировать все имеющиеся на данный момент материалы, как теоретические сведения из спецификаций, так и результаты тестов, посвященные описанию этой блестящей идеи.

Основной показатель динамической памяти (DRAM или ДОЗУ), как известно, заключается в обеспечении как можно большей емкости и скорости за более низкую цену. Это достигается двумя путями:

1.Оптимизацией процесса разработки, обеспечивающей минимизацию конечной цены изделия.

2.Использованием как можно меньшей проектной нормы изготовления чипа, что позволяет увеличить объем памяти конечной микросхемы (информационная плотность обеспечение как можно большего объема ОЗУ при использовании более совершенной технологии и уменьшения площади кристалла), сэкономить на производстве и обеспечить как можно меньшую цену за мегабайт.

Память SLDRAM разработана для применения в широком спектре ПК от настольных и мобильных компьютеров до высокопроизводительных рабочих станций и серверов. Это достигается благодаря высокой пропускной способности, маленькой задержке, низкому энергопотреблению, легкой возможности наращивания объема и расширяемости (масштабирования) для обеспечения широкой иерархии конфигурации памяти. Чип SLDRAM предоставляет собой внутрикристальную конфигурацию множественных независимых логических банков, обеспечивает быстрые циклы обращения шины (Bus Turnaround) при проведении операций чтения/записи и способность работать в полностью конвейеризированном пакетном режиме. Адресация SLDRAM происходит согласно всем основным требованиям, предъявляемым к динамической памяти в целом.

Если говорить точнее, то SLDRAM представляет собой эволюционирующую технологию ДОЗУ, являющейся следующей ступенью в развитии динамической памяти от асинхронной EDO DRAM до синхронной DDR SDRAM, включающей некоторые основные моменты архитектурных особенностей, таких как множественные независимые внутренние банки, полная синхронизация с тактовым интерфейсом, терминирование, перекос сигнальных уровней (основная особенность, лежащая в основе дифференциальных протоколов), программируемые длины пакетов иполностью параллельный интерфейс. Схему эволюции можно представить следующим образом:

EDO DRAM => {+ синхронизация операций и внутренних банков} => SDRAM => {+ передача данных по фронту/срезу синхросигнала} => DDR SDRAM => {+ пакетный протокол ввода/вывода, временная калибровка, полная обратная совместимость внутри архитектуры} => SLDRAM.

Эти особенности стоят в основе концепции отделения шин команд, синхронизации и контроля DRAM от интерфейса данных, чем и достигается высокая эффективность момент, позаимствованный у лидера архитектурных инноваций динамической памяти RDRAM. С появлением технологии удвоения пропускной способности (DDR Double Data Rate), при котором данные передаются по фронту/срезу синхросигнала, стало возможным существенное повышение эффективности и скорости выполнения операций с возможностью улучшения такого параметра, как запас регулирования временных параметров (Time Margin) без какого-либо увеличения частоты функционирования. Так, идея SLDRAM базируется на основных моментах технологии синхронной памяти и удвоения скорости передачи данных в совокупности со 100% пакетным протоколом всех шин, внутрисистемной и тайминговой (временные параметры) оптимизацией, а также полной совместимостью на всех уровнях предыдущего поколения устройств с последующими так называемый гибкий интерфейс полной совместимости от поколения к поколению (GtG Generation-to-Generation). На протяжении более чем 20-ти лет сменилось 9 поколений ДОЗУ, постоянно совершенствуясь и приобретая некоторые особенности. На текущий момент можно сказать, что SLDRAM использует все самые передовые идеи и лучшие черты, характеризующие современные типы динамической памяти, включая SDRAM, концепцию DDR и базисную идею RDRAM, и нацелена в первую очередь на обеспечение исключительно низкой стоимости.

Пакеты команд SLDRAM включают запасные биты (Spare Bits) для согласования операций адресации более чем на 4 поколения вперед (4G), в чем и заключается принцип GtG протокол SLDRAM дает возможность микширования разноскоростных интерфейсов в одной системе: например, прибор (микросхема) памяти с линейной пропускной способностью (PBW Pin BandWidth, скорость передачи информации по одной линии данных) 800 Mbps/p может свободно функционировать в системе с микросхемами, имеющими 400 Mbps/p с наименьшей из присутствующих пропускной способностью (в данном случае 400Mbps/p). В рассмотрении технологии и принципов функционирования SLDRAM, равно как и других интерфейсов ДОЗУ, использовать именно линейную пропускную способность очень удобно так более наглядно демонстрируется эффективность использования шины данных. В одной системе SLDRAM возможно использование до 4-х различных генераций. Первые 64 Мб микросхемы SLDRAM, имея шину данных шириной 16 бит и пропускную способность 800 МБ/с (на частоте 200MГц), обеспечивают PBW в 400 Mbps/p. Последующие 4 генерации обеспечивают линейную пропускную способность в 600 Mbps/p, 800 Mbps/p и 1.2 Gbps/p.

Отдельный интерес представляет вопрос цены/производительности, в данном случае подразумевающего разумное отношение линейной пропускной способности к объему микросхемы. Новый высокоскоростной интерфейс SLDRAM на данный момент намного опережает интерфейс стандартного типа синхронного ДОЗУ. Здесь имеется в виду непосредственно внутренняя логика и интерфейсные цепи, поскольку ядро не претерпело абсолютно никаких изменений: основа ячейки памяти все тот же транзистор с емкостью. Собственно, сама производительность ядра постоянно улучшается за счет применения совершенствующейся современной проектной нормы, уменьшения длин сигнальных трасс и оптимизации схемотехники, что улучшает фрагментацию матрицы массива.

Например, чипы SDRAM, DDR и SLDRAM используют ядро DRAM, имеющее время страничного цикла, грубо говоря, около 10 нс. Для того чтобы получить высокоскоростной интерфейс с производительностью большей, чем дает время страничного цикла ядра, необходимо использовать параллельную выборку нескольких слов. Например, в х16 микросхеме DDR SDRAM (внешняя шина данных 16 бит) с линейной пропускной способностью 200 Mbps/p два слова должны быть считаны или записаны по внутренней шине шириной 32бита за один 10 нс цикл ядра. Данное обстоятельство приводит к тому, что необходимо увеличивать ширину внутренней шины данных, что, понятно, увеличивает площадь кристалла. Так, 16 Mб прибор x16 SDRAM имеет PBW 100 Mbps/p, что уравнивает производительность ядра и пропускную способность интерфейсной схемы. Интерфейс DDR с PBW 200 Mbps/p уже более привлекателен для 64 Мб приборов памяти, имеющих достаточное количество логических банков памяти для поддержки внутренней шины данных в 32 бита без необходимости существенного увеличения площади кристалла. Микросхема первого поколения х16 SLDRAM с линейной пропускной способностью 400Mbps/p использует внутреннюю шину данных шириной 64 бита, что делает разумным использовать стартовый объем в 256 Мбит. Если рассматривать следующие поколения SLDRAM, то устройство с 800 Mbps/p, имеющее внутреннюю шину данных 128 бит (собственно говоря, микросхема памяти любой фундаментальной архитектуры с таким внутренним каналом), не будет иметь высокую эффективность, если его емкость будет менее 1 Гб.

Вопрос низкой стоимости ДОЗУ упирается в такой показатель, как процент выхода годных микросхем, который должен быть как можно больше. Однако жесткие требования тайминговых схем, диктуемые очень высокой частотой функционирования, катастрофически снижают требуемый высокий показатель процента выхода годных. Несмотря на это, современный уровень технологии и норм производства в состоянии решить данную проблему.

С технической точки зрения, SLDRAM определяется как интеллектуальная, высокоскоростная и высокоточная память, базирующаяся на модели верньерного (Vernier) согласования, способная гибко, четко и быстро настраивать и перестраивать функциональные блоки под необходимую схему функционирования с учетом изменения температуры и возникновения флуктуаций напряжения все эти особенности опираются на специальные разделы теории обратной связи и преобразований сигналов. Система способна буквально сразу же после включения питания самонастроиться, установив оптимально все соответствующие параметры, независимо от того, какой микс генераций SLDRAM используется (схема GtG). Пакетный протокол SLDRAM предусматривает настройку времени установки и ожидания, задержку данных и выходных управляющих уровней индивидуально для каждого прибора памяти, чтобы адаптировать и согласовать режим функционирования подсистемы памяти с системными операциями.

Забегая вперед, важно отметить, как это происходит. Все устройства (микросхемы отдельно или в составе модуля) подключаются к шинам команд и данных параллельно, и, чтобы избежать ответа на одну команду несколькими микросхемами, каждой из них в момент включения питания присваивается уникальный номер. В результате микросхема всегда отвечает только на ту команду, которая предназначена специально для нее. Для передачи команд и адреса SLDRAM использует однонаправленный синхросигнал, в отличие от RDRAM, которая использует двунаправленный (CTM и CFM), и, чтобы избежать чрезмерного запаздывания сигнала от микросхем, находящихся дальше от контроллера, временные характеристики каждой из них определяются при включении питания. При этом в управляющие регистры каждой микросхемы записывается время, через которое она должна реагировать на поступивший сигнал. Например, в микросхемы, находящиеся дальше от контроллера или более медленные, записывается меньшее значение задержки. Таким образом, ответ на команду, отправленную первой и последней микросхемам, поступит одновременно, т.к. первая микросхема ответит на него немного позже, что компенсирует время, затраченное сигналом на достижение последней. Время задержек определяется путем опроса всех устройств и измерения времени запаздывания ответа от каждого из них.

Периодически осуществляется рекалибровка внутренних цепей (согласование по уровню напряжения и таймингам) и, соответственно, перестройка режима работы микросхем памяти, чтобы согласоваться с системными девиациями. Процесс рекалибровки производится, учитывая условия функционирования и возможную нестабильность напряжения и частоты еще одна отличительная особенность, частично позаимствованная у RDRAM. Гибкость пакетного протокола SLDRAM, определяющая уровень внутрисхемной реализации интерфейса, позволяет обеспечивать достаточно высокий процент выпуска микросхем и их низкую стоимость.

Кроме вышеперечисленных факторов на низкую стоимость SLDRAM влияет использование обычного корпуса, методов упаковки и технологии изготовления монтажной печатной платы (PCB Printed Circuit Board) для модуля памяти. Микросхемы SLDRAM пакуются в стандартный 80pin-корпус TSOP (Thin Small Outline Package) c 0,5 мм расстоянием между соседними выводами или в 64pin-упаковку VSMP (Vertically Surface Mounted Package) для вертикального монтажа c шахматным расположением выводов, с 0,8 мм расстоянием между соседними выводами по диагонали некое подобие SVP, использующееся в Base/Concurrent RDRAM. С буферизирующими модулями контроллер SLDRAM требует поддержки только 33 высокоскоростных сигнала для обеспечения гигабайтной конфигурации подсистемы памяти. Ширина модулей предусматривает канал данных шириной 16/18 бит без каких-либо дополнительных изощрений со стороны контроллера. Для производства 2- или 4-слойных монтажных плат для модулей памяти с 5mil нормой трассы применяется стандартный FR4-материал.

Поскольку SLDRAM это целый консорциум, то стандарт является полностью открытым и сертифицирован на уровне IEEE (концепция интерфейса RamLink стандартизирована как IEEE Std 1594.4-1995, а SyncLink как IEEE 1596.7-199x) и JEDEC. В группу вошли: Fujitsu Microelectronics, Hitachi Semiconductor, Hyundai Electronics, IBM Global Procurement, IBM Microelectronics Division, LG Semiconductors, Matsushita Electric, Micron Technology, Mitsubishi Electric, MOSAID Technologies, Mosel Vitelic, Motorola Corporate Communications, NEC Electronics, Siemens Components, Texas Instruments, Toshiba Electronic Components, Vanguard International Semiconductor. Открытость стандарта позволяет производителям изготавливать различные продукты, каждые для своей ниши рынка и уровня приложений, кроме чего обеспечивается постоянное совершенствование и развитие технологии ДОЗУ. Интерфейс SyncLink (шина SLDRAM или SLBus SyncLink Bus) является логическим продолжением и усовершенствованием RamLink, применяющейся при создании RLDRAM (RamLink DRAM) первого ответного хода нескольких корпораций на память RDRAM от Rambus. Однако сама SLBus это разработка компании MicroGate, хотя и принадлежит к числу открытых стандартов. В настоящее время вся группа разработчиков почти полностью плавно портировала идею SLDRAM в дальнейшее развитие технологии синхронного ДОЗУ: со второй половины 1999 г. проект SLDRAM, так и не преодолев Show me the hardware-синдром, официально считается закрытым, а вся базовая концепция легла в основу другой архитектуры DDRII, на которую возлагают большие надежды.

Составляющими подсистемы памяти SLDRAM являются контроллер (SLC SLDRAM Controller) очень сложное устройство и микросхемы памяти (SLDRAM SyncLink DRAM), которые могут использоваться как раздельно, так и в составе модуля (SLM SLDRAM Module), вставляющегося в специальный коннектор (SLMC SLDRAM Module Connector), объединенные общим интерфейсом, который и носит название SyncLink или SLBus (шина SLDRAM). Берущий начало от своего прародителя RamLink, именно SyncLink и является ключевым моментом в общей технологии SLDRAM. Cначала рассмотрим устройство микросхемы SLDRAM.

Микросхема памяти SLDRAM

Микросхема SLDRAM является довольно сложным устройством, содержащим в себе достаточно большое количество блоков с очень высокой интеграцией компонентов, несмотря на то, что общая политика SLDRAM это как можно меньшее использование внутренних блоков в микросхеме памяти и как можно большая интеграция самого базового контроллера. Итак, микросхема состоит из следующих основных частей: регистра идентификации (ID Register), обработчика поступающих команд и адресов (Command & Address Capture), блока декодирования и планирования команд (Command Decoder & Sequencer), совмещенных цепей деления и формирования задержек синхросигнала (Clock Dividers & Delays), регистра адреса банка (Bank Address Register), регистра адреса строки (Row Address Register), счетчика регенерации (Refresh Counter), двух мультиплексоров (MUX), предекодера (PreDec), матриц соответствующих банков памяти (Rows x Columns x Internal WideBus) со встроенными усилителями уровня (SenseAmps), блока управления строками банков (BankX Row Latch/Dec/Driver), декодера адреса столбца (Column Decoder), шлюза ввода/вывода (I/O Gating), защелок чтения (Read Latch) и записи (Write Latch), буфера FIFO на чтение (Read FIFO) с блоком программирования задержки (Programming Delay), буфера FIFO на запись (Write FIFO) и входных регистров (Input Registers) в цепи внутреннего формирователя синхросигнала (Clock Generator).

Довольно внушительно и интересно выглядят основные общие параметры микросхем:

•Высокоскоростной интерфейс: 200/300/400/600 МГц соответственно для первых 4-х поколений.
•Узкая магистраль: 16 бит для базового интерфейса и 18 бит для ECC-интерфейса.
• Высокая эффективность: при использовании шины шириной 16бит и технологии DDR линейная пропускная способность составляет 400/600/800/1200Mbps/p соответственно для первых 4-х поколений.
•Конвейеризированное функционирование: возможность обработки до 8 транзакций в одном банке или распределенных среди множественных банков.
•Восемь (первые образцы) или более (стандартно 16) независимых логических банков для многократного улучшения эффективности доступа к строке, способности чередовать операции между несколькими внутренними банками и увеличения эффективности механизма регенерации массива.
•Программируемые длины пакетов (Burst Length): BL=4 или BL=8.
•100% эффективность использования канала в случае выполнения операций случайного доступа даже с длительностью пакетов по 8 байт, что дает возможность обеспечить непрерывную передачу пакетов данных через случайные строку или столбец.
•Использование пакетно-ориентированного протокола (Packet Oriented Protocol) обеспечивает полную совместимость приборов памяти по количеству выводов и информационной емкости.
•Полная поддержка режимов автоматической регенерации (AutoRefresh) и саморегенерации (SelfRefresh): например, для 64Mб микросхемы с организацией 8x{1024x128x72} используется 64 мс регенерация, состоящая из 8192 циклов.
•Однонаправленный синхросигнал шины команд (CCLK) используется для синхронизации команд и адресов, а двунаправленный синхросигнал шины данных (DCLK) используется для стробирования чтения и записи данных.
•Сдвоенный синхросигнал (две синхропары) шины данных обеспечивает плавную передачу от одного источника данных к другому.
•Реализован программируемый временной сдвиг между данными и синхросигналом шины данных.
•Введены программируемые задержки чтения, регулируемые в грубых значениях приращений, соответствующие одному информационному разряду времени (тактовому импульсу половине тактового периода), и точных значениях приращений, которые являются фрагментом тактового импульса.
•Программируемые задержки учитывают смещение по времени (перекос, Skew) данных при задержке распространения сигнала от вывода контроллера по сигнальной трассе.
•Программируемые задержки записи, регулируемые в больших значениях приращений, соответствующие одному тактовому импульсу, учитывают смещение по времени на выходных буферах контроллера памяти.
•Введена поддержка режима доступа к банку (цикл инициализации или, как его еще называют, первоначальный холостой ход) и доступа к странице (банк активен, строка открыта).

Сигнальный интерфейс SLIO (SyncLink I/O): калибрующиеся контроллером в момент подачи напряжения высокий 1,6 В выходной (VOH), низкий 0,9 В выходной (VOL) уровни с размахом (Swing) 700 мВ. Структура SLBus использует серии 20W изолирующих резисторов для развязки модулей памяти и основной шины, и основана на подмножестве SSTL-логики (Stub Series Termination Logic), целью которой является обеспечение как можно более высокоскоростного канала посредством малого времени переключения между логическими уровнями. Такая малая дискретизация выходных уровней специфична для высокоскоростных каналов и дает возможность улучшить помехозащищенность. Напряжение (VDDQ ё VDD) функционирования интерфейсных схем (выходные цепи питания контроллера и микросхем памяти) составляет 2,50,125 В. Шины команд и данных терминированы в один конец (Single-End Termination) к средней точке опорного напряжения (1,25 В) к концу шины. Терминирование в один конец (параллельная 28 Ом согласующая нагрузка) более экономно в потреблении энергии относительно двустороннего терминирования (Double-End Termination), применяемого, например, в схемах, использующих протоколы GTL/AGTL.

Общее количество сигнальных выводов типичной микросхемы SLDRAM, например, в корпусе типа VSMP, составляет 64 штуки, а сигнальный интерфейс состоит из 15 групп сигналов (см.таблицу).

Так, восьмибанковый чип SLDRAM состоит из восьмибанковых квадрантов (Quadrant). Каждый банк использует общую 16/18-разрядную шину данных, маршрутизируемую для каждого квадранта отдельно. Соответственно, чтение/запись данных осуществляется по внешней шине DataLink шириной 16/18 бит пакетами по четыре, обеспечивая непрерывные прием/передачу пакета информации 64/72 бита по полному слову от каждого квадранта, в сумме образующих пакет. Это осуществляется заполнением младшего байта внешнего интерфейса DQ[7:0]/DQ[8:0] данными из квадрантов 0 и 1, которые обеспечивают первых два слова пакета, а старшего байта DQ[15:8]/DQ[17:9] данными из квадрантов 2 и 3, предоставляющих вторых два слова пакета. Шестнадцатибанковый чип строится по аналогичной схеме разница заключается лишь в количестве банков одного квадранта.

Например, микросхема SLD4M18DR400 это 4Мх18, восьмибанковое, синхронное, высокоскоростное, пакетно-ориентированное, конвейерное ДОЗУ, содержащее 75497472 бит массив и синхронизирующееся частотой 200 МГц при результирующей 400 MГц (400Mbps/p), обеспечивая пиковую пропускную способность 800 МБ/с. Данный прибор памяти внутренне организован как 8 логических банков по 128Кx72, каждый из которых содержит 1024 строки,
128 столбцов с внутренней шиной 72бита (1024x128x72) соответственно, вся микро-
схема организована по схеме 8x{1024x128x72}. Эта шина передает по интерфейсу ввода/вывода в пакетном режиме по четыре 18-разрядных слова. Данный прибор поддерживает схему коррекции ошибки, поэтому имеет внешний интерфейс 18 бит. Обычная микросхема, понятно, имеет шину данных 16 бит.

Все транзакции начинаются с пакета запроса. Пакеты запроса чтения или записи содержат специфическую команду и требуют информационный адрес. Читаемые и записываемые данные передаются пакетами: одностолбцовый доступ включает передачу одиночного пакета данных, который является тем самым пакетом, состоящим из четырех 16/18-разрядных слов (пакет 64/72бит соответственно). К данным от одного или двух столбцов в восьми страницах можно обращаться с одиночным пакетом запроса, что является результатом непрерывного пакета восьми 16/18-разрядных информационных слов (пакет 128/144 бит соответственно).

Сигнальный интерфейс микросхемы памяти SLDRAM

       КОМПЬЮТЕР-ИНФОРМ 
          Главная страница || Статьи 15'2001 || Новости СПб || Новости России || Новости мира

Рубрики || Работа || Услуги || Поиск || Архив || Дни рождения
О "КИ" || График выхода || Карта сайта || Подписка

Рассылка анонсов газеты по электронной почте

Главная страница

Сайт газеты "Компьютер-Информ" является зарегистрированным электронным СМИ.
Свидетельство Эл 77-4461 от 2 апреля 2001 г.
Перепечатка материалов без письменного согласия редакции запрещена.
При использовании материалов газеты в Интернет гиперссылка обязательна.

Телефон редакции (812) 718-6666, 718-6555.
Адрес: 196084, СПб, ул.Заставская, д.23, БЦ "Авиатор", 3-й этаж, офис 307
e-mail: editor@ci.ru
Для пресс-релизов и новостей news@ci.ru